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10/7纳米的竞赛

下一个节点预计将持久,因为开发芯片之后的成本将飙升。

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在市场上的16/14纳米流程的持续坡道中,该行业现在正在进行下一个节点。事实上,GlobalFoundries,英特尔,三星和台积电互相竞相10nm和/或7nm技术。

10nm和7nm技术的当前迭代是当今16nm / 14nm Finfet的缩放版本,具有传统的铜互连,高k /金属栅极和低k电介质。在finfets.,通过在鳍片的三个侧面上实现栅极来实现电流的控制。


图1:Finfet与平面:来源:LAM研究

但并非所有今天的10nm和7nm技术都是相似的,因为供应商之间的节点数量和规格不同而令人困惑。简而言之,英特尔14nm过程大致相当于来自规格的其他代工厂的10nm,而英特尔的10nm与竞争对手相似。此外,来自英特尔和其他人的全面的过程现在从传统的两年节奏延伸到大约2.5到3年。

然而,无论是命名还是时机,所有芯片制造商都面临着10nm和7nm的类似挑战。该过程变得越来越复杂,使得难以找到影响产量的杀手缺陷。此外,图案仍然挑战。在7nm期间的某些时候,有些希望插入极端紫外线(EUV.)光刻,一种将更多风险带入等式的移动。

当然,成本是关键,因为只有少数有钱的代工客户才能买得起10nm和7nm。考虑到这一点,铸造厂和他们的客户面临的最大问题是,是否有足够的需求和数量来在这些节点获得足够的回报。另一个不确定因素是收益是否足以支撑5nm的研发成本。

那么10nm和/或7nm开花或脱毛吗?“现在,盖特纳的分析师塞缪尔王说,现在,太早了。”“很大或不依赖于许多因素,例如产量,Fab循环时间,成本和其他成本。”

其他人有不同的观点。“苹果公司和高通公司的数字设计正在迁移到10nm和7nm,”国际商业战略首席执行官,市场研究公司的首席执行官亨德尔琼斯说。“所以10nm / 7nm将是一个大型技术节点,晶圆容量超过2025年的晶圆超过2025年开始。”

琼斯注意到10nm和/或7nm可能是长期的节点,并且有充分的理由。如果5nm进入生产,技术的成本将是天文学。“所以,高批量晶圆用户将留在10nm / 7nm的多个设计中,”他说。

显然,客户需要处理制造问题的句柄,以便对其10nm和/或7nm设计时间表具有更大的预期。beplay体育下载链接半导体工程已经看看10nm / 7nm并突出了困难的工艺步骤。

节点的困惑
并不是所有的芯片都能达到16nm/14nm甚至更高的水平。对很多人来说,这太贵了,或者根本就不需要。在一些较老的晶圆厂中,许多后进的工艺仍然可行且有需求,包括200mm技术。“对于8英寸产品,我们已全力满足客户对电源管理、射频开关和嵌入式非易失性存储器日益增长的需求,”东芝首席执行官颜宝文(Po Wen Yen)表示,在最近的电话会议中。

事实上,没有一种技术可以满足所有需求。例如,GlobalFoundries正在为低功耗应用程序提供22nm FD-SOI技术。“FD-SOI对某些人来说是有道理的,”GlobalFoundries的首席技术官Gary Patton表示。“Finfets对某些人来说是有道理的。”

对于那些迁移超过16nm / 14nm的人,它将需要深口袋。据Gartner称,总的来说,它将花费2.71亿美元来设计一个7nm芯片。研究公司表示,它的花费约8000万美元,为28nm平面设备设计16nm / 14nm芯片,为28亿美元的平面装置。

除了成本外,铸造师客户面临其他挑战,因为他们必须权衡芯片制造商的各种和混乱的选择。以下是铸造厂之间的最新路线图:

•英特尔将在年底升高10NM FinFET,7nm和5nm在研发中。
•台积电是10nm,风险生产7nm。
•三星运送10nm,计划开发8nm,7nm和6nm。
•GlobalFoundries跳过10nm并移动到7nm。

随着芯片制造商释放一系列半节点,选择很复杂。“我怀疑三星的8nm是一个轻松的7nm使用多重拼图的放松版本,”Gartner的王说。“三星的6nm是他们7nm的更严格的版本,它将与英特尔7nm相媲美。”

添加到混乱的是,每个芯片制造者都会以不同的方式观看市场。例如,英特尔说10nm将是一个大节点。相比之下,GlobalFoundries具有不同的意见,称7nm具有超过10nm的一些优点。据GlobalFoundries'Patton表示,7nm击中铸造顾客的更可望的电源,性能和面积缩放目标。“10nm的缩放系数非常适度,”帕顿说。“7nm将是一个长节点。”

如上所述,英特尔的14nm制程与其他厂商的10nm制程相似,而英特尔的10nm制程相当于竞争对手的7nm制程。“你必须忽略节点名称,”英特尔流程架构和集成高级研究员兼主管马克·玻尔(Mark Bohr)说。“(英特尔的代工竞争对手)正在开发先进技术,尽管名字不同,但在能力方面落后英特尔大约三年。”

尽管如此,所有芯片制造商都在相同的方向移动。“例如,7nm将带来几种新的主要拐点以及典型的较小变化,以便继续缩放FinFet并避开架构变化到类似的架构gate,“晶体管高级总监Mike Chudzik迈克Chudzik,互连集团应用材料

Chudzik认为,自对准四重模式(SAQP)、钴填充的接点和自对准栅极接点正在发生转变。Chudzik说:“7nm代工将会广泛采用小于40nm的螺距,进而驱动SAQP或EUV。”“考虑到EUV的状态,我们将看到SAQP作为选择的模式解决方案,也许有一些EUV步骤的选择使用。”

面具/丽思挑战
该过程从光掩模开始。芯片制造商设计IC,然后将其转换为文件格式。然后,基于该格式开发光掩模。

Photomask.是给定IC设计的主模板。开发掩模后,将其运到工厂。掩模放置在光刻工具中。该工具通过掩模突出光,这反过来模式在晶片上的图像。

在10nm时,供应商将使用今天的193nm浸没的光学光学光刻多个图案。然后,TSMC将在7nm下延长浸入/多图案,计划在7nm的后一阶段插入EUV。相比之下,英特尔和三星希望早在7nm后稍后地插入EUV。

因此,最初,芯片制造商将使用传统的光学掩模,在每个节点上变得更加复杂。“直到EUV已准备好生产使用,该行业也将来会看到模式,所需的面罩数量增加,”首席执行官表示D2S.

Fujimura说:“最重要的是,光学光刻已经达到了每个掩模层的极限,这将给掩模带来更多的负担,以便进一步扩大规模,直到EUV到来。”“这就等于增加了口罩的复杂性,以满足对制造变异的控制和弹性需求。覆盖要求更加困难,这使得掩模特征的位置准确性同样重要的是CD准确性。“

由于光光刻越来越复杂,芯片制造商想要EUV,这承诺简化图案化流动。在EUV中,电源将等离子体转换为13.5nm波长的光,在芯片上实现更精细的功能。

EUV需要不同的掩模类型。光学掩模包括在玻璃基板上的铬的不透明层。EUV掩模由40至50个交替层组成的硅和钼上的基板。

今天,尽管竞技场有点差距,但该行业能够生产EUV面具。EUV.薄片,对于一个,是主要的差距。

Fujimura说:“口罩的基础设施可以用于EUV。”“但是‘can be’和‘is’是两码事。此外,学习使用口罩基础设施中需要的每一项新技术,然后学习将它们集成到操作流程中,以便大规模生产EUV口罩,仍然需要投资和时间。”

同时,EUV光刻本身仍未在生产中仍未在生产中延迟。电源,抵抗力和工具正常运行时间是主要问题。

但是,EUV正在进行中。ASML已准备好最新的EUV扫描仪 - NXE:3400B。最初,该工具将带有140瓦的源,使100个晶圆每小时(WPH)的吞吐量。

然而,将EUV放在生产中,芯片制造商想要200瓦或更多的源功率。一个210瓦的源位于ASML的R&D。

尽管挑战,芯片制造商可能会在7nm和/或5nm时插入EUV。euv的成本怎么样?“我们传统上通过将晶圆成本计算成本计算成本。然后,您决定了多少,因此芯片成本是您收益的因素。但还有另一个元素,这是一个循环时间。我只需要五个或六层,以用EUV替换多拼音。我可以击倒20个掩蔽步骤,加上沉积,蚀刻等。如果您认为在多个图案中的遮蔽步骤之间是1.5天,我使用EUV将一个月省去了一个月,“GlobalFoundries技术研究高级和高级总监Harry Levinson表示。

晶体管趋势
同时,芯片制造商在10nm和7nm处遵循相同的晶体管路径 - 它们延长了鳍状翅片并使翅片更高,更薄。

例如,在22nm时,英特尔的finFET技术的鳍距为60nm,鳍高为34nm。相比之下,鳍距和鳍高都是42nm,而英特尔的是14nm。

在10nm时,英特尔的翅片间距为34nm,翅片高度为53nm,这意味着翅片更高。“我们还将它们更加贴近,以提高晶体管密度,”英特尔逻辑技术开发副总裁Kaizad Mistry表示。“我们使他们更高,以提高晶体管性能。”


图2:翅片,金属,浇口间距和14nm与10nm的细胞高度。来源:英特尔。

较高的翅片提高了器件中的驱动电流,但它们也受不需要的寄生电容,这可能会改变电路的理想行为。

同时,英特尔也缩放了栅极间距并移动到所谓的接触式接触式栅极方案。传统上,接触已经位于栅极上,但远离有源晶体管。“在我们的10nm技术中,我们允许直接放在有源晶体管上方的接触,”摩托斯说。“所以,你可以将晶体管包装在一起。”


图3:栅极接触。资料来源:英特尔

英特尔的新栅极方案将需要精确校准。而形成这扇门本身也是一项挑战。ASM International全球产品营销总监Mohith Verghese表示:“由于堆栈的复杂性,这一步骤的循环时间正在增加。”“金属栅极堆叠也变得非常复杂。这不仅仅是有一个fet和一个fet金属的问题。金属堆有好几层。而诸如薄层的成核、多vt器件阈值电压的微调、选择性去除和蚀刻步骤的微调等问题都增加了循环时间。”

BEOL / MOL BLUES
基本上,芯片具有两个主要结构 - 晶体管和互连。这晶体管如在FinFET中,用作设备中的开关,并驻留在结构的底部。晶体管在Fab的前端线(Feol)中制造。

互联驻留在晶体管顶部的,在线后端(BEOL.)在鹅卵石中。从22nm开始,芯片制造商添加了一个名为LINE中间(MOL)的新层,该层连接晶体管和互连。


图4:各个节点处的互连,接触和晶体管。资料来源:应用材料。

BEOL和MOL都是至关重要的。“我们可以使晶体管更快,更快。但是,如果我们不能以有效的方式为晶体管提供电流和电子,我们无法收获更快的晶体管的好处,“应用材料的全球产品经理Keyvan Kashefi表示。“随着我们移动到7nm,延迟和性能是有限的,主要是由联系和后端的线路,因为那些成为瓶颈。”

在设备中的互连 - 微型铜线方案 - 在每个节点处变得更加紧凑,导致性能下降和芯片电阻电容(RC)延迟的增加。

对于互连,芯片制造商形成微小沟槽的海面,其充满导电铜。通常,沟槽衬有薄的阻挡层(氮化钽)和衬里(钽)。在每个节点中,衬里/阻挡膜占用太多房间,导电铜的体积是缩小的。因此,一些用衬里的钴替换钽。“用钴,我们显着降低了衬里的厚度,”卡什费维说。

在7nm,芯片制造商希望进一步降低衬里/屏障厚度。为此,它们正在评估新材料,例如衬里和锰的钴和钌的障碍。

与此同时,分离的MOL结构正迅速成为最大的瓶颈。MOL由上层和下层组成。在上层,有微小的接触,这是带有间隙的三维结构。空隙用钨填充,有时也叫钨塞。钨插头提供了从互连线到晶体管的电气连接。

随着特征收缩,钨塞的尺寸和结构内部材料的体积减小。反过来,这导致设备中的不希望的接触电阻。“随着尺寸缩小,较少且较少的区域和体积可用于电流电导,”卡什费斯说。“所以主焦点是如何最大限度地最大限度地发挥该导体的体积以及如何使导体更耐电阻。”

为了解决这个问题,应用材料最近引入了金属有机钨膜。薄膜可以代替屏障和成核层,并执行两者的功能。这增加了钨的体积并降低了接触电阻。


图5:16/14nm,10nm,7nm的FinFET。资料来源:应用材料

现在,芯片制造商专注于下一个战斗 - 下层摩​​尔。下层涉及与连接的单独接触,该接合部位于晶体管本身上。联系人也基于钨。

在缩放中,金属到半导体触点显影电阻肖特基势垒。“与理想联系人相比,肖特基势垒高度可能占核磁共振硅基FINFET的驱动电流中的32%降解,”译文董事Reza Arghavani说林研究所,在最近的展示期间。

为了解决这个问题,有些是提出用钴替代钨的这种接触。

过程控制

同时,计量,测量科学,用于表征微小的薄膜和结构。Metrology有助于提高产量并防止工厂中的缺陷,这会影响芯片制造商的总体成本。

平面装置需要六个不同的关键尺寸(CD)测量。测量使用扫描电子显微镜进行(CD-SEM.)。但是,在高级节点,仅使用CD-SEM的日子结束。“你将在工厂中拥有30种不同的计量技术,”首席技术官David Fring说科森特

例如,FinFET需要12个或更多个不同的CD测量,例如栅极高度,翅片高度和侧壁角度。为此,芯片制造商使用CD-SEMS和散射测定法。散射测量测量装置中光强度的变化。

然后,对于薄膜厚度测量,计量学家需要光学和X射线计量。“挑战是一种测量或计量技术不一定解决所有问题,”炸了。“在不同的结构和电影中,您需要衡量许多不同的事情。”

发现杀手缺陷也很困难。芯片制造商使用光学和电子束系统来查找缺陷。“摩尔定律的节奏可能会放缓,但缺陷挑战似乎正在加速,”客户参与副总裁Mark Shirey说:Kla-Tencor.

在每个节点处,缺陷越来越较难找到。“横向缩放,即更密集的晶体管布局,驱动需要检测较小缺陷并增加对设计感知检查和审查的需求。Shirey说,垂直缩放,如较高的鳍片,驱动需要检测和验证埋藏缺陷的需求。“

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4评论

MEAMISTER. 说:

在工厂中只有几款EUV工具,很容易交通堵塞。如何减少每层面具?

莎莉韩 说:

组织好!谢谢

Timthebrit. 说:

目前的触点和通介是30 WPH
那是最大值吗?
当他们进入7nm(英特尔ver)和掩盖/ litho挑战攀登时,EUV将开始向WPH展示好处。

MEAMISTER. 说:

吞吐量取决于电源/剂量。它们可以增加功率或减少剂量。减少剂量不是由于光子拍摄噪声的选择。

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