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模拟设计中的问题和解决方案

在7nm及以后,并且在许多高级封装中,所有设备都受到噪声和邻近效果。

先进的芯片设计正在成为每个新节点的模拟和数字的大均衡器。模拟IP具有更多的数字电路,数字设计更容易受到多年困扰模拟设计的噪声和信号中断的影响。

这使得soc的设计、测试和封装更加复杂。模拟元器件是导致芯片生产测试失败最多的原因,可能高达95%的现场失败。如果一个封装中有多个芯片,任何组件故障都可能导致该封装中的所有芯片失效。

“死到死的IP中有太多的冗余,”Manmeet Walia说,他是高速SerDes IP高级产品经理Synopsys对此。“即使在制造过程中崩溃的情况下,也有很多冗余和构建的可测试性。但在芯片到模具的链接中,引线不会出现在包装上,因此您无法将某些东西连接到连接器,并将其带到某些电线上测试设备。无论电线有多好,它都是10毫米到20mm的链接。今天的IP有一个需要进行测试的高性度 - 从不同的循环从不同的循环返回不同的包发器到范围功能。“

冗余有助于克服这一点,但它也增加了余量。“每个接收器都建立了一个发射器,并且在每个发射器中都有一个接收器 - 一个虚拟发射器,虚拟接收器 - 所以在一切中都有一个完整的循环,”Walia说。“改善KGD(已知的好死)测试是很多,这非常重要,因为一旦你建造你的MCM.在一起,成本可能非常高。仅仅因为包装成本,基于插入者的MCM可能超过100美元。如果你发现你正在使用的模具,那么MCM被打破,那么你的每良好成本都会上升。这个想法是用这些模具做大量的可测试性,并确保在你把它们放在一个包装之前很好。“


图1:多芯片模块的聚合功能。来源:Synopsys对此

然而,这比完成更容易。虽然数字设计师已经自动化测试了30年,但模拟中的情况并非如此。

“在模拟设计中,我们从来没有相当于过滤仿真,所以我们甚至没有迈出的第一步是所需的,”晶体管级仿真高级产品经理Schaldenbrand说:节奏。“在数字设计中,我们通常谈论的是上市时间。模拟人员担心给客户提供样品的时间,这样他们就可以开始构建产品并对其进行评估。他们想要得到设计,这很大程度上与如何更快地描述某事有关。为了实现这一点,许多设计和测试交互必须比现在更加自动化。”

目前两个IEEE工作组专注于这些问题。一组正在寻找缺陷建模,以便进行故障仿真,而另一组正在研究相当于模拟的JTAG。

如今,模拟测试总线通常包含在设计中,但它们通常隐藏,因为测试只有输入节点和输出节点,使得难以产生正确的刺激并获得正确的输出。使用数字化,有自动构建的方法。模拟更具手动。它需要访问中间点并将信号输出到单个测试点,基本上是引脚多路复用器。这允许工程师选择不同的节点并查看内部发生的事情,这有助于调试和可能的生产测试,因为它提供对内部节点的访问。

问题是这在自动化流程中并不完全可能。Schaldenbrand说:“我们现在有缺陷模拟工作。“它正在生产中,但仍处于第一阶段,人们看到它并说,例如,‘我想看看我的测试覆盖率是多少。他说,如果你在芯片的顶级水平上做到这一点,那将是一个非常复杂的模拟问题,而且很难做到。理想情况下,我们希望达到这个目标,因为现在我们没有热图:“我运行了我的测试,我得到了90%的缺陷覆盖率,而这个块只有10%的覆盖率,所以我需要在那里添加测试接口。”他说,我们目前没有任何自动化工具来做这件事。我们必须努力的圣杯之一,是获得洞察顶级测试的块级覆盖率的能力。然后你就可以用触摸自动测试最好的方法,但我们还没到那一步。”

模拟领域缺乏自动化的部分原因是思维方式。

“生成模拟故障模型并不容易,”他说。“在数字领域,有两种状态。要么高状态不好,要么低状态不好。但对于模拟,我可能有一个运算放大器有增益,带宽和转换速率。我的ADC会有其他类型的故障。因此,在过去的十年里,该行业提出的方法是对缺陷进行建模。传统上,对于模拟,我们着眼于功能验证。电路工作正常吗?参数验证:参数是否正确?我们现在要做的是,‘用我的测试程序,我能测试以确保我的模具结构是正确的吗? Was it manufactured without defects?’ That becomes a problem because you have to figure out where the defects are going to occur in the design. Then you have to test all those. For a design that has 3,000 or 5,000 transistors, for example, and there is a gate drain junction, a gate source junction, there are five or six places to check for each one of those transistors. And that’s for just a simple block. I’m not talking about the 30,000 to 40,000 simulations that have to be run for each test to measure the test vector is false. This a prohibitive simulation problem makes it a very big challenge.”

必要步骤
获得这项权利对设计至关重要。在签署模拟设计之前,Zhimin Li,Solutions Architect at门托,西门子的一家企业建议这五个提示避免硅重新旋转,延迟市场,降低利润:

  1. 考虑布局前模拟中的布局依赖效应(LDE)。
  2. 包括在开发计划中的可靠性分析和方法。
  3. 利用混合信号验证来提高吞吐量和覆盖范围。
  4. 避免从不足的蒙特卡罗运行中推断数据以获得收益,而是使用机器学习的高级变异感知方法。
  5. 使用最佳方法来解决从架构到最终验证阶段的确定性和随机噪声。

“首先,我们必须在设计早期考虑布局的关键影响,并考虑非理想效应,如邻近效应(WPE)、扩散长度(LOD)、氧化物到氧化物间距效应(OSE)和聚间距效应(PSE),以及估计路由RC。在不考虑布局依赖效应的情况下运行布局前模拟,可能会让你远离布局后模拟结果,导致多次设计迭代,延迟上市时间。”

其次,可靠性对于安全关键和长生命周期IC来说非常重要。对于那些处理大信号或电源上调/下序列的块,可以执行老化和/或自加热模拟,以分析块可以在某些压力条件下可靠性函数的长度。

第三,通过当今复杂的混合信号SoC,必须确保由于模拟和数字域之间的相互作用没有功能误差。李说,这需要易于使用适用于顶级和子系统验证的混合信号验证方法。

第四,必须考虑设计的可变性,从而取决于常见变化,例如过程,电压和温度,以及局部不匹配。“蒙特卡罗模拟数量不足的常见方法,并通过假设高斯分布的假设将数据推断为目标产量的数据通常导致虚假的结果,特别是对于高Σ靶(Sigma> = 4)。机器学习变型感知设计软件中使用的技术可以极大地促进这一过程。

第五,模拟设计中最重要的方面之一是为了噪音。“应考虑和预算等各种噪声源,如设备噪声,串扰,电感和电容耦合,基板噪声,PCB包装效果和电磁干扰(EMI),”李说。

更好的覆盖,更快的结束
布局相关效应(LDEs),如良好邻近效应(WPE)、扩散长度(LOD)、氧化物到氧化物间距效应(OSE)和聚间距效应(PSE),在先进设计中发挥着越来越重要的作用。如果在设计的早期阶段不考虑它们,布局后的模拟结果可能会与布局前的结果有很大的差异。这反过来又增加了设计过程的时间和费用。

“在原理图中,设计人员可以包括每个设备的LDES效果,”李说。“但是,模拟LDE的值大量取决于最终布局。因此,设计师开始思考的是,从一开始就如何布局,以便在预先布局模拟中准确地捕获LDE。估计的路由RC寄生剂也可以添加到原理图中以捕获它们的效果,而不是等待从完成布局的最终​​RC提取,因为可能为时已晚以解决相关的设计问题。“

这在安全关键的集成电路中尤其重要,例如汽车和医疗设备,以及在恶劣环境中使用的集成电路。

“老化和自热模拟是一种分析,用于量化芯片在特定的应力条件下(包括高电压和温度)能可靠工作多久,考虑到器件退化主要是由于热载流子注入(HCI)和负/正偏置温度不稳定(NBTI./ PBTI)。老化和自热模型通常由铸造厂或EDA供应商提供。并不是每个子模块都需要可靠性模拟,但那些处理大信号和电源上/下序列的,如混频器、adc、VCOs和功率放大器,更有可能遭受设备退化。因此,检查它们的可靠性很重要。”

混合信号SOC的验证特别具有挑战性。随着复杂性的增长,设计者和/或验证工程师不能依赖于单独验证数字和模拟块的分频和征服方法,然后将它们拼接在一起进行全芯片验证。

“随着模拟和数字块之间的接口发生的许多设计失败,顶层以及子系统的混合信号模拟必须确保模拟和数字域之间的交互没有功能错误,“ 他说。“即使是琐碎的错误也可能导致昂贵的硅重新旋转。例如,来自数字控制的编程位中的错误总线顺序可能导致模拟子系统的功能故障。虽然混合信号功能验证对于模拟块很重要,而模拟设计人员通常涉及子系统验证的准确性,例如时间交错的ADC,PLL和RF收发器,其中通常使用数字校准。在这种情况下,混合信号工具和验证流程应提供性能和准确性。“

虽然数字验证技术在多年来迅速发展,但混合信号验证仍在追赶。为解决挑战,混合信号仿真解决方案应快速,准确,易于设置,易于调试,并无缝集成到现有的模拟和数字验证流中。有趣的是,混合信号SOC上的模拟组件使用与其数字对应物相同的技术,这意味着基于数字延迟,功率和1/0强度提取MOS角,这不是模拟验证的最佳。

不同的设计房屋,组或甚至个别设计人员可以采用不同的方法来检查由于PVT角落和局部不匹配引起的变化。常见问题包括:

  • 可能有成百上千个PVT角落,识别最坏的是非常昂贵的。
  • 仅在数字角落依赖于数字角落,仅在典型或FF / SS角落运行Monte-Carlo可能会导致模拟功能的过度设计或设计。
  • 由于上市时间压力,有限的计算资源,以及对统计数据的有限理解(设计师可能会错误地承担输出量的完美高斯分布),设计人员只能运行数十或大多数蒙特卡罗迭代并申请“平均+/- 3 * std“方程式,以推断3 sigma或甚至6σ的产量。这些数字可能显着关注,导致设计过度或设计不足或较差的产量。

在大多数情况下,在大多数情况下,利用Brute-Force方法对于完全覆盖范围非常不可能,“李说。例如,它需要740次运行以捕获3秒形产量目标的单一失败,并且为6秒形目标运行10亿次。因此,采用一些能够大大减少运行数量的智能变化感知验证解决方案至关重要,并为角扫和蒙特卡罗迭代提供可验证结果。“

噪音考虑因素
最后,噪音公差在每个新节点上都会收紧数字,并且在所有完全模拟实现中。噪声是大多数模拟和混合信号设计中最关键的规格之一,并且必须在整个设计流程中仔细考虑,从架构到最终验证。

“器件噪声通常是模拟块的主导噪声源,”李说。“为了量化其影响,可以使用不同的噪声分析,例如小信号噪声分析,周期性噪声分析或瞬态噪声分析,具体取决于电路是连续时间还是离散时间,期刊或非周期性的。设计师需要了解每个分析的利弊,选择合适的分析。在思想中保持性能和准确性之间的权衡也很重要,因此在不同的设计阶段,可以明智地使用分析来实现模拟目标。对于混合信号SOC,我们必须考虑到芯片和块电平的布局平面图,以最小化噪声的影响,包括但不限于电感和电容耦合,基板噪声和PCB包装效果。“

信号的完整性可能会受到从串扰到封装和多氯联苯中的电源和地面噪声等各种因素的影响。多年来一直被数字设计师忽视的EMI,现在可以影响10nm以下的模拟和数字性能,它将通过空气或封装中的导电层传播。

“一个很好的例子是,如果芯片上的多个LC箱VCO在近距离振荡,则拉动会导致一个VCO以与另一个频率相同的频率,并且相位噪声可能会降低,”李说。“更糟糕的是,功能可能会恶化。另一个例子是,当敏感接收器和电源管理单元(PMU)在同一管芯上时,来自PMU(侵略者)的EMI可以降低接收器(受害者)的噪声系数。即使模拟/射频和数字函数在不同的芯片上,也存在EMI问题,但共享相同的包。“

结论
为避免测试故障和现场故障,Schaldenbrand表示,重要的是不要跳过任何步骤,遵循最佳实践,并尽可能利用工具。“你不必花很多时间在角落分析或蒙特卡洛上,”他说。“这些是您可以快速设置并发送的东西并运行。以相同的方式,为了验证,有新的工具可以自动验证。你只是告诉工具你想要它做什么。您将其发送关闭,然后您看看覆盖的结果。通过这种方式,它更像是数字验证,因此他们有其他限制,例如获得一个良好的芯片,还可以快速提出它。这是一个很大的挑战。“



1评论

凯文·卡梅隆 说:

在28nm和以下进行模拟的有趣的是,它非常喜欢做板级模拟 - 你不能得到匹配的晶体管。幸运的是对我来说,我已经看到了你处理的电路,以及声称成为模拟设计师的人,他们总是必须绘制他们想要的东西被困在130nm。

我怀疑大部分模拟电路在5nm下将由ai设计,没有多少人(左)谁知道如何做电路,并且准备好的公司较少的公司。

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