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多模式EUV Vs.高na EUV

下一代Litho对缩放很重要,但它也很昂贵,潜在的风险。

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铸造厂终于在7米的EUV光刻生产中,但芯片客户现在必须在5nm / 3nm下使用基于EUV的多个图案来决定是否使用基于EUV的多个图案化的下一个设计,或等待3nm及以后的新的单图案化EUV系统。

此方案围绕ASML的当前旋转极紫外(EUV)光刻工具(NXE:3400C)与一个全新的高数值孔径镜头(EXE:5000)的EUV系统,这通常被称为高na EUV。ASML新推出的高NA EUV系统仍在研发阶段,该系统采用0.55 NA镜头,分辨率可达8nm。作为当前NA系统的扩展,0.55 NA工具的目标是2023年的3nm节点,但它可能出现在以后的节点,如2nm。这个庞然大物大小的工具极其复杂和昂贵。

然而,英特尔和其他公司正在推动加速高na EUV系统的发展。这些芯片制造商宁愿避免多模式EUV处于5nm和/或3nm,而是使用具有高NA的单图案化迁移到下一个节点。这并不是说多图案训练永远不会被部署。它可能会在需要时或者如果没有其他选择。

如今,三星和台积电正在使用ASML现有的EUV工具制作7nm的芯片,其中包含0.33纳米镜头。在7nm时,芯片制造商使用基于EUV的单图案化方法进行图案化的微小芯片特征,其产生具有单个平版印刷曝光的图案。

在5nm波长下,芯片制造商可能会使用ASML现有的0.33 NA EUV工具,这可能需要单或双模式的EUV。在某一点上,双重模式的EUV似乎是直接的。但越来越多的人担心,双图案极紫外对许多设备来说过于复杂和昂贵。在3海里,三重图案化EUV可能是必要的,这不被认为是可行的。

因此,芯片制造商将尽可能长地延长单图案化EUV,这是约30nm-28nm的距离。“如果您想低于28nm的音高,您可以选择双重图案化,三重图案化或高NA。每个人都希望有高NA。最好的事情是现有数值孔径28nm,然后转到高NA,最后转到多个图案,“HJL光刻校长哈里·莱文顿说。

因此,发展高NA是必不可少的。“与持续改进的持续改进平行,我们需要发展0.55,”马克菲利普斯说:英特尔芯片巨头的光刻硬件和解决方案的研究员和总监,在最近的一次演讲中。英特尔有一个健壮的流程节点路线图,它需要分辨率和EPE (边缘位置错误) EUV光刻技术持续发展的好处。高NA EUV需要避免0.33 NA掩模分裂,消除了掩模分裂累积EPE,降低工艺复杂性和成本。我们需要生态系统在2023年前准备好支持它。”

飞利浦的演示文稿是在活动中发言,飞利浦的演示是致电,以便在轨道上保持高NA EUV,并解决技术的差距,即面具和抗拒。高NA总是针对2023年的目标,但是它可以根据过去的事件来滑动它。目前的EUV迁入生产前几年。

虽然2023年似乎很遥远,但高na EUV是一项艰巨的任务,需要时间和金钱来应对多重挑战。它还需要整个设备和材料供应链的协作。即便如此,也不能保证它能起作用或保持芯片规模不变。


图1:ASML的High-NA EUV工具。来源:ASML

从光学到极紫外
在芯片缩放中,芯片制造商在每个节点处缩放或减小了0.7倍,从而降低了每个晶体管的成本。反过来,这使得能够开发具有更多功能的新电子产品。

在20nm之前,芯片的制造一直是一个简单的过程,直到平面晶体管碰壁。从2011年开始,芯片制造商转向22nm和16nm/14nm的finFET晶体管。

FinFETs更快,需要更少的力量,但它们很难和昂贵。因此,现在缩放节点的节奏已从18个月内延伸到2.5年或更长时间。

光刻技术,芯片缩放的芯片缩放的关键部分,在芯片上的功能,也在20nm处击中了障碍。光刻过程从一个开始Photomask.。芯片制造商设计了一个IC,它从文件格式转换为光掩模。面具是IC设计的主模板。

在Fab中,将掩模放置在光刻扫描仪中。将晶片移入扫描仪。扫描仪将光通过遮​​罩突出到晶片上,在晶片上创建图案。

这是28nm及以上的直接过程。设计特征在一个掩模上组装在一个掩模上,并且使用单个平版曝光,扫描仪在晶片上模式,这是单个图案化过程。

在20nm时,设计特征在掩模上变得过于密集,使其更难在晶圆上打印出可识别的特征。因此,芯片制造商转向了多重模式,在这种模式下,原始的掩模形状是松弛的,并被分为两个或更多的掩模。

“然后每个面具都被单独打印出来,最终将整个原始绘制的形状成像到晶圆上,”该公司市场总监大卫·阿伯克龙比解释说门托,西门子的一家企业

为了在晶圆上模式这些功能,芯片制造商在FAB中使用各种工艺方案,例如双重图案化或者自我对齐方案,在芯片中实现较小的功能。


图2:自对齐间隔物避免掩模未对准。资料来源:林研究


图3:双图案增加了密度。资料来源:林研究

多重模式将集成电路扩展到7nm,但也增加了每个节点的复杂性。他说:“193nm浸没光刻技术变得越来越具有挑战性的原因是,为了曝光晶圆片的一层图案,你必须做多个图案。然后你不得不把它们排在一起,就会出现所有这些问题,”该公司首席执行官藤村明(Aki Fujimura)表示D2S.

总的来说,芯片制造商可以将193nm/多图案制程扩展到7nm,但在5nm时就变得太笨重和昂贵了。这就是EUV适用的地方。它简化了过程,使芯片制造商能够在7nm甚至更高的波长上绘制最困难的特征。光刻并不是工厂里唯一的设备。还需要CMP、沉积、蚀刻、离子注入等系统。

今天,ASML运送其最新的EUV扫描仪,称为NXE:3400C。使用13.5nm波长,0.33 NA系统启用13nm分辨率。246瓦源功率单元使吞吐量为每小时170晶圆(WPH)。

这两个三星台长最近将EUV移动到7nm的生产中,研发中的5nm。英特尔也在开发EUV。

由于各种技术问题,EUV花费时间超过预期发展。许多是固定的,而行业正在研究其他问题,如系统正常运行时间和EUV薄膜

另外,光致抗蚀剂 - 用于在晶片上图案图像的光敏材料 - 可能导致芯片中随机或随机诱导的缺陷。

然而,在7nm时,电阻不太容易产生随机性。“现有的阻力对插入点来说是足够的。这是7纳米节点,大约40纳米的最小间距,”HJL的莱文森说。

最小间距是指芯片中的金属2(M2)结构。基于FinFET,7nm铸造节点由40nm和36nm之间的M2间距组成。(英特尔的10nm类似于铸造厂的7米。)

在7nm波段,芯片制造商开始使用40nm波段的单幅图案化EUV。最初,EUV可能被部署在芯片上的复杂金属层上,即孔洞/过孔。

单图案化EUV工作,因此芯片制造商尽可能长。这是一个移动的目标,但单个图案化EUV延伸到30nm的音高,可能28nm。

现在,芯片制造商正在装备他们的5nm流程,在那里他们将延长FinFet。TSMC的5nm工艺具有30nm的音高。

在这种俯仰,芯片制造商正在抵消单巧特型EUV的极限。如果芯片制造商无法延长单图案化,则它们将使用双重图案化EUV。在双重图案中,您可以使用低剂量抗蚀剂在两个掩模上分开该功能并在晶片上打印它们。

Imec其他人已经开发出各种多图案化EUV流程。然而,一些专家认为它太贵了。“我认为双重图案从经济角度来看,”HJL的莱文顿说。“在光学光刻中,为了使一切工作,您有这些自我对齐的方案。这在光学光刻中可以。光学曝光是EUV暴露的三分之一。添加额外的EUV暴露是一个比额外光学的更大的问题。“

在多图案中,挑战是将不同的层彼此对齐。“即使我们向EUV应用多种图案化技巧,覆盖层也会非常困难,”高级技术专家道格Guerrero说布鲁尔科学

然后,用低剂量抗蚀剂,行业假设双重图案化EUV将工作。“低剂量的吞吐量优势不会直接用剂量缩放,”HJL的莱文顿表示。“在250瓦源功率(使用中间焦点),抗蚀剂的吞吐量为20MJ / cm2的吞吐量大于耐抗蚀剂40mJ / cm2的吞吐量大于50%。这意味着在20MJ / cm2时双重图案化的曝光工具资本成本大于40mJ / cm2的单图案化大约30%。对于实际双重图案,掩模,耗材和非平版手术的额外成本,因此低剂量下的两次暴露是一种昂贵的解决方案。“

high-NA是什么?
双重图案宁euv仍然是5nm的选项,如果它经济高效。但与此同时,Finfets可能会在5nm蒸汽耗尽。

因此,在3nm,芯片制造商正在开发一个名为A的新晶体管纳米柜FET.。为2021年,纳米盖是在其侧面的FINFET,栅极缠绕在一起。球场范围为24nm至21nm。

目前还不清楚该行业能否继续走在这条路上。只有少数公司能够负担得起这些节点。当然,并不是所有节点都需要高级节点。VLSI Research首席执行官丹•哈奇森(Dan Hutcheson)表示:“那些希望在逻辑上实现极致尺寸的人,是那些gpu、cpu和应用处理器的人。”

在5纳米及以上,铸造厂和他们的客户面临一些有趣的决定。根据HJL的莱文森的说法,在28nm间距及以下,铸造厂和他们的客户有以下选择-双图案的EUV,三图案的EUV或高na。

同时,在路线图中,ASML将在2021年开发另一个版本的0.33 NA EUV系统,然后在2023年开发3nm的高NA系统。ASML有可能达到这一目标。“高na是我们已知事物的延伸。至于提高NA,主要是工程方面的工作。

基于此时间表,高NA不会准备3nm。如果没有主要的毛虱,系统可能会在下一个节点上准备就绪。

无论如何,需要高NA。“高NA很可能从2NM节点开始使用,”富通智慧,管理技术总监林的研究。“类似于EUV和浸没的比较,高NA有几个价值主张。首先是减少FAB中的循环时间的能力,因为高NA的单次通过较少的总处理比0.33A eUV的多次通过。第二个是边缘放置错误。致密图像可以在Litho面具上最佳对齐,而不是尝试对齐工厂中的几个不同步骤。第三是设计灵活性。只有在单个掩模中可能仅实现某些设计元件,并且高NA为这些元件提供改进的成像窗口。产量也与处理步骤的数量密切相关。通过减少工艺步骤,提高产量。“

ASML一直在开发高NA。使用13.5nm波长,0.55 NA系统具有8nm的分辨率,吞吐量为180wph。“这个高NA扫描仪的目的是针对8nm的最终分辨率,是在未来十年内扩展摩尔法,”ASML的高级主要建筑师Jan Van Schoot说。

“我们认为需要更小的分辨率,以及防止双重模式的必要性。因此,在更关键的层面上,高NA是0.33 NA系统的合理继承者。如果你看得更远的话,0.33 NA就会变得不那么重要。”范·斯库特说。“高na工具的另一个原因是,我们也看到我们必须处理对比度和光子散斑噪声。我们需要更多的剂量。剂量和吞吐量在对抗。出于这个原因,我们也可以用更精确的分辨率和更强的对比度来帮助你。如果你有更多的对比,你就可以有效地对抗,你可以保持低剂量,因此生产力高。”

高na工具是当前系统的一个更大更复杂的版本。它采用了更快的阶段。它使用相同的激光产生等离子体源电源单元。

对于高na, ASML将利用现有工具中的许多技术。许多作品必须从头开始。到目前为止,ASML已经完成了系统设计。蔡司正在开发高na光学。

尽管如此,在高NA EUV准备好之前,有几个必须聚集在一起,包括扫描仪/源单元,掩模和抗蚀剂。

所有方面都存在重大挑战。根据HJL光刻,主要挑战是:1)抗拒;2)源功率;3)小焦度焦点在0.55 na;4)镜头偏振控制;5)缝合问题;6)面膜制作;和7)成本。

“高NA EUV的光学系统很复杂,非常昂贵,”Brewer Science的Guerrero说。“光学系统将能够只做半字段,因此每个场将需要两次曝光。”

高NA工具代替传统的镜头设计,将使用具有0.55A的变形镜。变形透镜沿着彼此垂直的两个轴产生不等的放大率。

除此之外,高NA工具与当前EUV系统一起运行,具有一些修改。该过程发生在真空环境中,因为几乎一切都吸收了EUV光。

EUV过程始于扫描仪中的大容器内。在船舶中,小液滴发生器以快速发射微小的锡液滴。然后,在选择时间时,源功率单元将两个激光脉冲射入容器中。第一脉冲击中液滴。第二个命中相同的液滴并蒸发。蒸汽变为等离子体,其又发射13.5nm波长的EUV光。然后,EUV光通过可编程照明器,其中光子反弹10个多层镜子。

这时,极紫外光照射到遮罩上。然后它被六个多层反射镜反射。最后,光线以6度角照射在口罩上。在这个角度下,反射可能会引起阴影效应,在晶圆上产生光掩膜诱导的成像像差。这就是所谓的遮罩3D效果。

高na系统解决了这个问题,但也有一些权衡。在今天的0.33 NA工具,镜头支持4X放大,最大曝光场大小为26mm x 33mm。

然而,在高na时,变形透镜在扫描模式下支持8倍放大,在反方向上支持4倍放大。将图像放大倍数从4X增加到8X,可以提高分辨率,减少阴影效果。

但增加放大率也将图像场大小切割为一半。因此,扫描仪可以最终打印仅在设备的一部分上打印功能。这主要涉及更大的模具。

为此,芯片制造商必须诉诸拼接的技术。这涉及用一个掩模曝光图案的一部分的过程,然后用第二掩模暴露下一部分。然后,掩模缝合在一起并在晶片上印刷。

这是一个复杂的过程,这将吞吐量降低到135 wph。但要满足135 WPH规格,ASML已经为系统设计了一家储料器单元。系统在单层中暴露所有晶片上的前半场。它将晶圆储存在车载储厂。然后,它暴露了第二个半场。

为了解决这个问题,你可以用更小的模具来开发芯片。另一个解决方案是chiplets。在小芯片,您有一个较小的模具库,然后组装并连接在一起高级包

一些芯片可能需要先进的节点,而另一些则不需要。无论如何,较小的模具或芯片可以暴露在整个半场。因此,它们不需要缝合。“这也是解决高na半场尺寸限制的方法之一,”英特尔的Phillips说。“如果你这样做,你不需要一个巨大的计算机死亡。”

尽管如此,吞吐量还是会受到影响。根据ASML的说法,对于不拼接的较小模具,吞吐量为155至170 wph。

缺少了什么
在高NA中,还有几个其他间隙,例如掩模技术和抗蚀剂。

在掩模制作中,该过程从掩模留空开始。EUV掩模坯料由40至50个交替层组成的硅和钼在基板上组成,导致多层堆叠为250nm至350nm厚。在该多层堆叠的顶部,掩模空白还包括基于钌的覆盖层,然后是钽吸收器。

为了帮助解决3D效果,该行业可能需要新的更薄的吸收材料。Hoya Blanks的总裁Geoff Akiki说:“高na的3D效果更加明显。”“因此,更薄的吸收剂更重要。这就推动了人们使用新材料来减少3D效果。”

这似乎不是一个障碍。今天,EUV掩模生产工具也已经到位,包括光化掩模检测系统和多波束掩模写入器。缺少的是EUV膜。

与光掩模一样,抗蚀剂在光刻中是至关重要的。对于EUV,该行业采用化学放大的抗蚀剂(汽车),在作品中抵抗金属氧化物。

“今天对EUV的抗性基于化学放大,”林的明智说。“EUV光子(92EV)与抗蚀剂相互作用并形成初级(〜80eV)电子,其又碰撞并导致由光拍(PAG)捕获的低能量的二次电子级联。这些步骤中的每一个需要有限距离,例如,PAG分开几纳米间隔开,并且在被捕获之前,电子倾向于随机移动几纳米。间距的这种变化被称为“抗蚀模糊”并从根本上限制了分辨率。行业共识似乎是化学放大的抗蚀剂模糊限制了30nm间距以下的分辨率。“

因此,对于高NA EUV,该行业可能需要抵抗汽车。“材料将受到限制的挑战,”Brewer Science的Guerrero说。“有些人说化学放大抗蚀剂不会具有解决能力。随着较高NA的焦点减少,抗蚀剂厚度将下降更多。这意味着抗抗对比度和高质量的图像会很少。对比度较低,粗糙度将放大。“

在最近的一篇论文中,ASML和Paul Scherrer Institute评估了高Na EUV各种抗蚀剂的性能。基于该工作,无机抗蚀剂显示出具有低LER和67MJ / cm2剂量的最佳性能(11nm半间距分辨率)。抗拒仍然是一项正在进行的工作。

结论
需要在抗蚀剂等技术上取得突破。该行业正在努力解决这些问题,但仍有一些未知之处。

与此同时,芯片制造商也在研究不同的架构,以避免芯片的规模化,比如高级封装。最好有后备计划,以防高na延迟或出现问题。

相关案例

单一Vs.多模式EUV

扩展EUV超过3nm



4评论

来宾 说:

它看起来像非EUV自我对齐的多图案比EUV更便宜。随着随机和抗蚀剂模糊,较短的波长不再有助于。

William Marx,Fiermer Euv项目的前工程师。 说:

光刻工程师和抗光刻专家都非常聪明,而且在EUV光刻方面有大量的资金和不断增长的知识基础。我敢打赌,她是EUV。

保罗Derks 说:

非常好的文章和分析现货

High-NA集成架构师 说:

关于ILLU中的镜子数量不正确的陈述:“EUV光通过可编程照明器,其中光子反弹10个多层镜子。”这是不正确的 - 低NA(NXE)ILLU中只有3个镜子。这些混乱可能从系统中的总数或镜子开始:源头中有3个灯具中的电源器(镜子),3中的6个,堆中有6个,从液滴换到10个镜子到晶片,不计算掩盖(技术上是镜子)。这是所有公共信息。因为我不确定高NA(EXE)的公众将保持安静。来自Veldhoven的问候。

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